Thiết kế, tổng hợp hệ thống số
Digital System Design and Synthesis
Mô tả học phần
Học phần cung cấp cho sinh viên kiến thức và kỹ năng nền tảng trong thiết kế và tổng hợp hệ thống số, vi mạch số sử dụng ngôn ngữ mô tả phần cứng (HDL), tập trung vào Verilog. Sinh viên sẽ được học cách mô tả các khối mạch tổ hợp, mạch dãy, máy trạng thái hữu hạn (FSM), cũng như các hệ thống số phức tạp theo mô hình ASMD và FSMD. Nội dung học phần bao gồm kiểm tra chức năng hệ thống bằng testbench, mô phỏng số, tổng hợp logic, phân tích thời gian và tối ưu thiết kế sử dụng phần mềm EDA. Học phần cũng hướng đến việc hình thành năng lực làm việc nhóm, trình bày kỹ thuật và ứng dụng quy trình thiết kế IC số chuyên nghiệp theo chuẩn công nghiệp. Sinh viên sẽ thực hiện các bài tập thực hành mô phỏng, tổng hợp, và một đồ án nhỏ cuối kỳ như thiết kế CPU đơn giản, bộ điều khiển UART hoặc khối logic CNN nhằm vận dụng kiến thức toàn diện và phát triển kỹ năng tư duy hệ thống.
English description
This course equips students with fundamental knowledge and skills in digital IC and system design and synthesis using Hardware Description Languages (HDLs), with a focus on Verilog. Students will learn how to model combinational and sequential logic circuits, finite state machines (FSMs), and complex digital systems using ASMD and FSMD methodologies. The course covers functional verification using testbenches, digital simulation, logic synthesis, timing analysis, and design optimization using EDA tools. It also emphasizes teamwork, technical reporting, and applying professional digital IC design workflows aligned with industry standards. Students will engage in simulation and synthesis exercises and complete a final mini-project such as designing a simple CPU, UART controller, or CNN logic block, integrating their learning and developing a system-oriented mindset.
Chuẩn đầu ra học phần (CLO) 5
Bấm vào từng chuẩn đầu ra để xem bản tiếng Anh, liên kết PLO và mức độ đóng góp.
-
CLO1 Thiết kế vi mạch điện tử số sử dụng ngôn ngữ mô tả phần cứng (Verilog hoặc VHDL)
-
CLO2 Xây dựng testbenches, kiểm chứng, phân tích và gỡ lỗi thiết kế số
Develop testbenches and perform verification, debugging, and analysis of RTL digital designs.
-
CLO3 Sử dụng công cụ EDA để tổng hợp logic và phân tích thời gian
Proficiently use EDA (Electronic Design Automation) tools for logic synthesis and timing analysis of digital designs.
-
CLO4 Trình bày và áp dụng quy trình thiết kế vi mạch số (Chỉ tiêu kỹ thuật -> Kiến trúc -> Thiết kế RTL -> Kiểm chứng -> Tổng hợp logic)
Demonstrate a solid understanding of the digital IC design flow: Specification → Architecture → RTL Design → Verification → Logic Synthesis, and perform the initial stages from Specification to Logic Synthesis.
-
CLO5 Thể hiện khả năng làm việc nhóm và báo cáo kết quả thiết kế bằng hình thức viết và trình bày kỹ thuật.
Demonstrate the ability to work effectively in teams and to report design outcomes through technical writing and presentation.
Đánh giá học phần
| Thành phần | Tỉ trọng | Thời gian |
|---|---|---|
| Giữa kỳ: Thiết kế - mô phỏng, kiểm chứng bộ điều khiển thang máy, bộ nhận dạng mẫu bit, bộ điều khiển ghi tàu - 30% Cuối kỳ: Thiết kế – mô phỏng, kiếm chứng – tổng hợp – báo cáo – thuyết trình dự án 40%(chọn 1 trong 3) + CPU RISC-V (simplified) + Bộ điều khiển UART + Mạng CNN đơn giản (convolution layer + logic) | 0.0% | Giữa kỳ: Tuần 8 Cuối kỳ: Tuần 15 |
| Bài kiểm tra trắc nghiệm trên lớp và tích cực tham gia lớp | 0.0% | Trong mỗi buổi học. |
Tài liệu học tập
Tham khảo
- [1] Advanced Digital Design with the Verilog, Michael D. Cilleti, 2003, Prentice-Hall